spartan6怎么实现高频

summuy · 发表于 2012-4-11 13:28:52

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在spartan6里面，怎么可以实现输入62MHZ，输出的时钟是620MHZ？
用到ip核的时候，会提示要用一个bufpll，但是加上去之后，综合一直报错
LIT:519 - BUFIO2 symbol "bufio2_inst" (output signal=clk_div) has a DIVCLK
output signal that does not drive a BUFG, PLL_ADV or DCM load. Please modify
your design to avoid this unroutable situation.

solarwafer · 发表于 2012-4-11 14:13:04

你啥器件，能支持这么高的速度么？

everhappy · 发表于 2012-4-11 14:16:02

使用DCM IPCORE了？

gordon_m · 发表于 2012-4-11 17:24:44

620MHz,要用LVDS才有可能输出来. LVTTL,LVCMOS你就别指望了.

IP核要用clock wizard.里面有两种时钟生成可以选, PLL or DLL

hanlei7281 · 发表于 2012-4-11 17:51:14

PLL 输出CLK的需要接一个BUFG才能到用，同时除非用专用的IO口输出全局时钟，否则只能用DDR的方式输出到IO。

[讨论] spartan6怎么实现高频

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