请问下design_compiler里面能不能进行vhdl和verilog转换

temp_li · 发表于 2012-4-6 11:44:07

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请问如题，我的程序一半是vhdl一半是verilog，在read时报错！求助！

hqhjj · 发表于 2012-4-6 15:16:37

DC可以同时综合VHDL与verilog。
之前一个项目就有用过

argintang · 发表于 2012-4-6 17:47:04

沒有提供工具可以直接將VHDL轉為VERILOG!!
但DC可以同時讀VHDL和VERILOG的!!

my2817 · 发表于 2012-4-6 17:55:38

我还没在同一项目中用到过VHDL verilog，但我觉得这两部分分开读入应该是没有问题的

swordiel · 发表于 2012-4-6 18:03:00

还没试过一半一半的程序，有机会试一次，不过加上头文件应该没问题吧

orlye · 发表于 2012-4-6 21:42:10

读取design时麻烦点，分两次读不就行了

gordon_m · 发表于 2012-4-6 23:27:18

这种情况,用 analyze / elaborate 命令组合,不要用read命令

bob_haohao · 发表于 2012-4-12 14:50:55

可以用verilog做顶层文件编写

vigourous · 发表于 2012-5-16 23:12:28

高手啊，两样都会，膜拜ing

[求助] 请问下design_compiler里面能不能进行vhdl和verilog转换