当clk path先通过组合逻辑时，PnR tool会把哪些gate默认为clk stop pin？

chris_li · 发表于 2012-3-27 10:57:21

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有个design， clock path先过一段组合逻辑，然后到ICG，最后到reg的CLK pin，CTS后发现只有组合逻辑（比如AOI）的input pin前有insert sync buffer，最终的skew report很差。是不是tool把AOI这样的logic gate input pin当作clock stop pin来balance了？

有遇到过类似情况的兄弟吗？

damonzhao · 发表于 2012-3-27 11:04:32

用的神马工具？
不太可能把

陈涛 · 发表于 2012-3-27 13:26:04

检查是否把那个pin定义为leaf pin了？

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