DC SDF error:cannot fing timing check[已解决]

zhangke4653 · 发表于 2012-3-21 15:16:34

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本帖最后由 zhangke4653 于 2012-3-22 08:27 编辑

SDF error

小弟在用DC 综合以后产出sdf时序约束，再用vcs后仿真时缺出现了error，求高手指点一下，这个怎么解决？谢谢了

magic14 · 发表于 2012-3-21 20:43:15

sdf是延时文件，不是时序约束。
你vcs的命令是什么？有没有加上标准单元的verilog模型？

zhangke4653 · 发表于 2012-3-22 08:25:50

谢谢楼上解答，我vcs命令加上了库的.v文件了，刚试了一下2.1版本的sdf，是可以的，谢谢了

williamliwei · 发表于 2012-3-25 19:22:20

反标不正确啊，sdf和网标匹配吗

lizhaohong520@ · 发表于 2012-6-13 10:44:37

LZ看看我这个问题怎么搞？

# ** Error: (vsim-SDF-3262) E:/verilog_test/ibm/filter_icc.sdf(121508): Failed to find matching specify timing constraint.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121528): Setting negative specify check constraint (-9 ps) to zero.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121529): Setting negative specify check constraint (-107 ps) to zero

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