skew特别大可能的原因

strivenbu · 发表于 2012-3-20 22:59:53

最近一个block里发现有4个特别短的latency path 最小的是0.045ns 所以导致skew特别大，有3ns多，查了半天也没查出是什么问题，大家觉得可能会是什么造成的、。有遇到过类似问题的还望请教。。

钱太多了用不完以后每次问问题都带悬赏把钱都分享给大家

shengbeyond · 发表于 2012-3-20 22:59:54

本帖最后由 shengbeyond 于 2012-5-16 20:04 编辑

建议在综合工具里看下时钟树结构，show shortest 和longest path，check下create_clock有问题没，check下option和exception有问题没
report_clock_tree 和check_clock_tree看下

牧月 · 发表于 2012-3-20 23:09:41

检查是不是OCV的原因，确认是否需要加上OCV。
加上OCV后長path愈长，短path愈短，导致skew变得特大。
我遇到过这种问题。

wlbce · 发表于 2012-3-20 23:38:15

是否可能是没有设虚拟时钟的缘故···

chris_li · 发表于 2012-3-21 10:21:48

最小的insertion delay只有45p？ primary input直接到FF的clock path吧？

iuqq205 · 发表于 2012-3-21 10:30:12

这些DFF直接连接到clock root？会不会有idea path的设置，或者你设置了exclude pin到这些DFF
约束设置不好：max_tran设置过大，或者设置clock 级数限制

strivenbu · 发表于 2012-3-21 11:26:34

回复 2# 牧月

这个是在SDF中检查的没考虑ocv进去

strivenbu · 发表于 2012-3-21 11:27:27

回复 4# chris_li

基本上是几乎没插BUF 但是不知道是什么原因造成的

strivenbu · 发表于 2012-3-21 11:28:28

回复 5# iuqq205

idear的设置？能详细点可能是怎么设置的我要去查一下因为这个不是我做的我只是去帮着check

chris_li · 发表于 2012-3-21 11:48:38

说了半天，到底是不是CTS后的skew report啊？ PnR工具没有insert clock buffer？

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