DC综合问题

bu2caiguai

一个小设计，timing_repor前几行如下：
Point                                      Fanout          Cap         Trans            Incr              Path
-----------------------------------------------------------------------------------------------------
clock PI_clk(rising edge)                                                                 0.00             0.00
clock network delay (ideal)                                                              0.00             0.00
input externa delay                                                                       0.10             0.10r
PI_Rst(in)                                                                  0.00            0.00             0.10r
PI_RST(net)                              6               0.03                           0.00              0.10r
U5859/A(CLKINVX20)                                                0.00            0.00              0.10r
U5859/A(CLKINVX20)                                            356.03         207.51#        207.61f
请问U5859是什么？为什么延迟会那么大？
求指点，不胜感激

yinchyang

create_clock
set_ideal_network
你的那个器件是时钟路径上的,后面带了很多的触发器,在综合之后如果不把时钟路径看成ideal的，根据input_transition和output_load的计算，当然很大的延迟。