对于上升沿和下降沿都驱动的信号怎样赋值比较合适？

foreda

比如：
always@ (posedge CLK or negedge CLK)
begin
     ACC<=DATA;
end

这种综合时不能通过，因为没有匹配的触发器。那么是不是要做成锁存器才行呢？在Xilinx中，有一种双通道BLOCKRAM，可以上下沿驱动，它是怎么实现的呢？
谢谢了。

linzhjbtx

路过，共同学习

eagle654321

always@ ( CLK)
begin
     ACC<=DATA;
end

SKILLER

可以将时钟2倍频，然后继续采用单触发沿采样！

qlengyu

回复 1# foreda


    双端口RAM有两组操作端口,一组端口可以用时钟上升沿触发,另一组端口可以用时钟下降沿触发的
两组端口是相互独立的

fxty

2倍频的方案不错 单一时钟沿方便同步时序分析

fuyaolong

想想DDIO是怎么实现的

sigurd

DDIO is implemented by 2 registers.
one is latching data by positive clock edge and another one is latching data by negative clock edge.
Then output is switching data between these 2 registers by clock level.