Altera DDR2 controller ip核后仿时，mem_dq信号比mem_dqs信号晚一个时钟周期

yibiantian · 发表于 2012-3-9 21:20:37

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对Altera DDR2 controller ip核后仿时，mem_dq信号比mem_dqs信号晚一个时钟周期，各位大侠知道是什么原因吗？怎么做才能这两个信号对齐呢？

yibiantian · 发表于 2012-3-9 21:50:15

前仿结果正确，估计是时序问题

l2002924700 · 发表于 2012-3-31 13:42:11

和回复 1# yibiantian

请问你在做DDR2IP的后仿的时候，都用了那些文件，除了220model.v以及altera_mf.v、altera_primitives.v，有没有相关做后防的文档可否上传一份啊？谢谢！

immonster · 发表于 2012-5-8 15:00:49

你能搞清楚你后仿时候是在读还是在写吗？
这个应该不是错误，dq、dqs之间的位置关系请看ddr2的协议
altera external memory interface handbook 110页给出了altera是如何处理这两个信号的

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