综合中逻辑链过长解决办法有哪些呢？

ssliu · 发表于 2012-3-7 13:37:27

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综合时，在dc的结果中，存在某几个关键路径逻辑链过长，后端有没有什么解决办法？还是直接让前端改RTL代码？

estyzq · 发表于 2012-3-7 14:03:55

set_muticycle_path
可行吗？

陈涛 · 发表于 2012-3-7 23:01:45

别指望P&R之后的结果会比综合的好，除非你在DC时，设了特别苛刻的timing constraint

kevinht · 发表于 2012-3-7 23:22:06

综合的时候看加点约束能起点作用不，flatten，ungroup，boundary optimization这些
不行可能得返前端吧

jun_dahai · 发表于 2012-3-8 09:12:53

链路长只要不影响时序，就问题不大
加法器、乘法器、某些编解码都可能造成逻辑链路很长，主要看影响时序不、满足要求不，否则就要流水线切割处理了
不要期望后端能给于多大的帮助，设计问题就要前端解决

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