SpectreVerilog求助，先谢谢大家

guj1987 · 发表于 2012-3-1 11:19:16

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大家好，我在做PLL的Spectreverilog仿真时，里面几个数字模块分别做成symbol仿真没有问题，就像下图这样
1_}F}8F%(E3$XEL[]WAKTO2.jpg

然后我想把所以数字模块做成一个top，如下图symbol
%CG%W2SKN32G0R}GDE1H}_1.jpg

functional中是这么描述的
$Q~Q8_@}R}Y{X3YZVHRY)Y(1.jpg$
我在functional中用`include调用的每个模块，但是在用schematic生成config的时候，显示top里调用的几个module都没有找到，如下图的错误
ML1_`UKL(A(6}~KDGD7`)8I.jpg

请问哪位大神知道在top中调用其他module该怎么描述呀？
我觉得别的地方操作应该没有问题，问题应该出在functional中用include 调用模块时，描述方法不对，系统没有找到，谁可以指点一下啊！
还有就是做数模混合仿真，我在ic5141中画的模拟电路，那么用什么simulator比较好？spectreverilog效果怎么样？

husoutheast · 发表于 2012-5-14 17:24:26

回复 1# guj1987

请问楼主解决这个问题没，，我现在也遇到这样的问题。在顶层文件中该怎么调用子module。我用你上面图片里的语句，可是在生成symbol 时，cadence总是报错说，‘failed to generate pin list’，，不知楼主是怎么解决这个问题的啊，，

zoelin · 发表于 2012-10-28 10:39:59

楼主，我也遇到一样的问题，纠结死了啊！

meteorlay · 发表于 2012-11-12 20:48:11

先检查下你verilog的module名字和cell的名字是否一致? 估计编译的时候就有问题. 试试打开verilog module 在editor窗口, 随便找个地方加个空格, 然后保存, 看看CIW显示编译的错误有没有?


<a href='https://openx.eetop.cn/www/delivery/ck.php?n=a2726ef2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://openx.eetop.cn/www/delivery/avw.php?zoneid=8&cb=INSERT_RANDOM_NUMBER_HERE&n=a2726ef2' border='0' alt='' /></a>	<a href='https://openx.eetop.cn/www/delivery/ck.php?n=a32a6c7a&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://openx.eetop.cn/www/delivery/avw.php?zoneid=5&cb=INSERT_RANDOM_NUMBER_HERE&n=a32a6c7a' border='0' alt='' /></a>
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