FPGA布局布线后仿真问题

longjilb

代码大致如下：
     
always@(negedge Rst or posedge Clk1)
   begin
     if(!Rst)
       begin
         Ro_numb <= 10'd0;
         Flag<=0;
       end
     else
       if(Ro_numb>=10'd1000)
          Flag<=1;
       else
          Ro_numb <= Ro_numb+1;
   end
always@(negedge Rst or posedge Clk2)
   begin
      if(!Rst)
         Cnt_numb<=10'd0;
      else
        if(Flag==0)         
           Cnt_numb<=Cnt_numb+1;
        else ;
  end

Clk1和Clk2频率大概都为100M左右，FPGA中布局布线后，仿真时Ro_numb和Flag信号出现X状态。查看波形，Rst发生跳变的地方稍微超前于Clk1上升沿一点点。问题是不是出在这？求解答

solarwafer

异步时钟处理

longjilb

回复 2# solarwafer

我试着对Rst信号进行异步复位，同步释放处理，也还是会出现同样的问题。有点不懂的是，Ro_numb是没有跨时钟域的，为什么会出现X状态呢？跨时钟域是不是应该只会影响Flag信号啊？

dreamylife

回复 3# longjilb

请问功能仿真是否正确？

longjilb

回复 4# dreamylife


    功能仿真没问题

catball

Flag 跨时钟了  第一个区域的输出 作为第二个区域的输入  没有做任何处理  肯定有问题

yadog

   

Flag 跨时钟了  第一个区域的输出 作为第二个区域的输入  没有做任何处理  肯定有问题
catball 发表于 2013-5-20 23:25

                               
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