请问verilog有这种写法吧？（已解决）

atlandis · 发表于 2012-2-16 19:57:53

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本帖最后由 atlandis 于 2012-2-17 11:13 编辑

reg [20*8:1] command;
command = "lane_cnt";

acgoal · 发表于 2012-2-16 22:58:28

这种写法是可以的，字符lane_cnt的ASIC码赋值给command

atlandis · 发表于 2012-2-16 23:16:20

回复 2# acgoal

哦，也对，呵呵，刚刚想明白，我还在想怎么把字符存储，是不是类似于$display呢，糊涂了，呵呵，谢谢啊

quzhongru · 发表于 2012-2-16 23:34:32

顺便学习一下

davidlee_cosmo · 发表于 2012-2-17 06:20:15

回复 1# atlandis
All the nets of type reg are restricted on assignment statement.
They should be assigned within a block depicted by "begin" and "end".

atlandis · 发表于 2012-2-17 09:41:39

本帖最后由 atlandis 于 2012-2-17 09:42 编辑

回复 5# davidlee_cosmo

请问你要表达什么呢？所有的reg的赋值要有限制？多变量赋值嵌套在begin end里？我不明白你想说什么？
我问的问题是这种代码风格可不可取，我自己觉得上面在写display driver的时候应该比较常见

xaaa001 · 发表于 2012-2-21 17:15:25

回复 1# atlandis

可以的。字符串赋值！

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