滤波器系统时钟问题？

lizhaohong520@ · 发表于 2012-2-14 10:10:13

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大家好，我用verilog写了一个半带滤波器的code，然后自己也写了一个sin wave 的verilog code，我sin信号的频率是400KHZ，那么我这个半带滤波器的时钟应该也是400KHZ吗？还有谁有关于数字滤波器verilog的设计，这方面我很不懂啊，里面数字滤波器系数都是用2C表示的，那么我应该用那个乘法器来实现这个半带滤波器？？？？？请大神解答！！！！！

mafan88 · 发表于 2012-2-14 11:21:03

为什么你的半带滤波器的时钟你想用400k?
这个有关系么？你说的是滤波器的采样时钟？还是截止频率？

滤波器设计就是一个乘加运算，大多数的优化主要针对乘法器的优化，或者算法的优化

乘法器的优化主要指简化乘数，比如如果是常数，可以将其化为2的幂次相加的形式，这样就将乘法变为了加法。如果系数是负数的情况要将其绝对值乘法运算完再做有符号数加法（补码），和其他项相加。
算法优化，主要是考验对滤波器算法的应用，采用哪种设计方法可以简化计算，节省资源

huizi0711 · 发表于 2012-2-14 12:36:40

连滤波器的工作时钟是多少都不知道
你是如何写代码的
滤波器的工作时钟，输入数据速率是写代码前就已经定好了的

lizhaohong520@ · 发表于 2012-2-14 16:18:53

回复 3# huizi0711

这个系统时钟的频率是否就是我的采样频率？

lizhaohong520@ · 发表于 2012-2-14 16:24:17

回复 2# mafan88

我输入信号是400KHZ和100KHZ两个叠加，那个我这个半带滤波器的FS=400KHZ，那么我代码的设计的系统时钟是否是400KHZ呢？根据那奎斯特采样定律，必须是最快信号的2倍，那么我半带滤波，只需要200KHZ以下的信号，那么我系统时钟为400KHZ，是否这样理解？
现在都是以二进制补码运算为主，网上说用booth算法比较好，这样符号位也可以直接参与运算！！！你有更好的乘法器设计的方案没有？

lizhaohong520@ · 发表于 2012-2-14 16:28:47

回复 3# huizi0711

采样频率是否就是系统时钟，因为我设计这个，不知道是乘法器问题，还是什么问题，得到的信号失真太大了，我给了一个400KHZ的正弦波，然后我整个设计的clk也是400KHZ，最后经过我半带滤波器的波形是失真的，目前怀疑是我用无符号数的乘法运算导致的！！！！

huizi0711 · 发表于 2012-2-14 17:25:58

滤波器工作时钟不一定就是系统时钟啊
一个系统可能有好几个时钟
而且就你上面说所的半带滤波器是内插啊，还是抽取啊
你都不说清楚
如果是内插的话，滤波器工作时钟是400K，输入数据也是400K这个如何能实现，如果是抽取的话这个还是可以实现的

jacobshen · 发表于 2012-2-14 18:10:38

滤波器工作时钟不一定就是系统时钟啊
一个系统可能有好几个时钟
而且就你上面说所的半带滤波器是内插啊， ...
huizi0711 发表于 2012-2-14 17:25

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对的，楼主先说清楚是内插还是抽取，如果是抽取，系统时钟=滤波器工作时钟=采样率，那就好办了！

lizhaohong520@ · 发表于 2012-2-15 08:22:55

回复 7# huizi0711

帅哥···我那个是抽取滤波器，是接delta-sigma 过来的信号的。请知悉，
假如是系统时钟和采样速率一样的话，那么我的booth乘法器本来要要N个时钟周期，没问题吧，我第一次设计数字滤波器啊！

lizhaohong520@ · 发表于 2012-2-15 08:26:32

回复 8# jacobshen

假如系统周期和采样频率一样的话，我利用的是booth乘法器，完成一个booth乘法器要N个周期，这样我乘数就一直在变化。
这样不好吧，难道乘法器时钟要特别区分？小弟第一次设计数字滤波器啊！！！请在下指教！

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