如何调整clk的相移呢

buley · 发表于 2012-2-17 09:25:28

xilinx有的器件里面有一个iodelay的东西可以很精确的调整输入和输出延时，我记得好像是以72ps为步进进行调整，很有用

xianrenwang · 发表于 2012-2-18 00:06:08

DCM就有相位偏移啊

子幽墨雨 · 发表于 2012-2-18 00:15:25

回复 1# 走走停停

我比较同意10楼的观点，看看倍频以后怎么样？要不就下沿采数据，类似于倍频了

digitalimage · 发表于 2012-2-24 16:54:41

我通常把输出时钟以90度间隔做一个4选1输出，一般足够了，当然还可以用可实时配置相位的PLL等等，关键是你的输出数据bus要balance,否则怎么弄都是白搭。

走走停停 · 发表于 2012-2-27 09:37:22

回复 14# digitalimage

谢谢你的回答，我知道了就是拿DCM做0 90 180 270的相移是吧，但是你说的输出总线要BALANCE是什么意思呢？是说数据总线一定要同时间到达端口是嘛？

digitalimage · 发表于 2012-2-27 11:17:41

回复 15# 走走停停
是的,设置一个output delay可能会有用,假如bus不balance,采样的窗口会很小.

走走停停 · 发表于 2012-3-1 18:34:37

回复 16# digitalimage

我们一般采取什么方式来进行总线数据之间相对延时不要太大，我知道约束中有个OFFSET OUT。比如我的数据都是从FPGAROM出来的，然后送到端口，但是由于中间布局布线肯定不能同时到得，这样怎么处理呢

走走停停 · 发表于 2012-3-1 18:35:29

回复 11# buley

谢谢你，我知道了，太感谢了

走走停停 · 发表于 2012-3-1 18:37:17

回复 8# newliujian

DDIO是什么东东呢？

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