在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5692|回复: 22

[资料] 夏宇闻译_Verilog_HDL数字设计与综合_夏宇闻译(第二版).pdf

[复制链接]
发表于 2012-2-7 22:49:13 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
夏宇闻译_Verilog_HDL数字设计与综合_夏宇闻译(第二版).pdf (12.92 MB, 下载次数: 1161 ) 我是初学者,看了这个书,很不错,分享一下。
发表于 2012-2-18 02:57:14 | 显示全部楼层
Take a look, thanks.
发表于 2012-3-24 15:26:00 | 显示全部楼层
新手拜谢!!
发表于 2012-6-27 11:59:08 | 显示全部楼层
谢谢lz的分享!
发表于 2012-6-27 11:59:35 | 显示全部楼层
谢谢lz的分享
发表于 2012-6-28 10:00:13 | 显示全部楼层
夏老师的书,值得一看
发表于 2012-6-28 16:13:30 | 显示全部楼层
thx thx thx thx
发表于 2012-6-28 21:51:07 | 显示全部楼层
初学者看看就算了,这本书绝对误人子弟。里面化大量时间说一些简单的概念,比如Blocking/Non-Blocking Assignment,感觉还是看Synopsys或者FPGA工具提供的Verilog Coding Sytle比较好。
发表于 2012-12-2 22:25:34 | 显示全部楼层
谢谢了楼主
发表于 2012-12-2 22:26:05 | 显示全部楼层
谢谢楼主
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 20:24 , Processed in 0.042479 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表