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查看: 3806|回复: 5

[求助] PT里面的setup 和hold

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发表于 2012-2-7 16:24:01 | 显示全部楼层 |阅读模式

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PT里面的setup time和hold time 是不是分别对应下图中的max delay 和min delay。。。 1.jpg
发表于 2012-2-7 17:36:18 | 显示全部楼层
对, -max就是setup check, -min就是hold check
 楼主| 发表于 2012-2-7 18:17:12 | 显示全部楼层
本帖最后由 jason1988 于 2012-2-7 18:18 编辑

回复 2# icfbicfb

在encounter里面时序完全正常,但是到了PT里面有四个VIOLATED路径,和pad相关的,这个是咋回事,是要在encounter里面重新做还是sdc约束不对。。 3.jpg 4.jpg 5.jpg
发表于 2012-2-8 11:20:42 | 显示全部楼层
回复 3# jason1988


    以PT分析为准!可能是你的spef文件有问题。
 楼主| 发表于 2012-2-8 12:18:35 | 显示全部楼层
回复 4# XIDIANCAD2


    spef 文件 我是用starrc生成的,感觉好像没什么问题。。。下面是PT文件,感觉也正常的。。没网上说的那些问题。。。
11.jpg
12.jpg
13.jpg
14.jpg
发表于 2013-3-29 17:03:47 | 显示全部楼层
回复 1# jason1988

不知道楼主解决了这个问题没有?谢谢!
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