急需解答，求高手！

XIDIANCAD2

各位高手：帮忙解答；
       在对设计进行DC综合时，用DC自带的时序分析功能分析时序建立时间和保持时间都满足（建立时间slack=0.02,保持时间slack=0.08，有点小了）,但用PT对DC综合后生成的网表做版图前静态时序分析时建立时间和保持时间却都不满足了。这是怎么回事？我该信那个呢？好迷惑。

jun_dahai

不必太纠结于pre-layout的时序，出现一点点timing violations，可以接受，只要不是离奇大的就好
一般以post-layout的时序为准

ethanpan

两者使用的引擎不同吧。同意楼上的观点，prelayout的信息不必太在意，但是约束总归要收紧的

wschen2000

pt的结果一直都偏保守

taoli_ic

很好奇你是怎么做的。
DC应该是用的WLM来估算parasitics，然后来计算delay
PT呢？

XIDIANCAD2

回复 5# taoli_ic

   用PT对综合后的网表进行静态时序分析的指令如下：
    set search_path "."
set link_path "*fs90a_c_generic_core_ss2p25v125c.db fs90a_c_generic_core_tt2p5v25c.db coef_mem_ss.db coef_ram_wc.db data_ram_wc.db"
read_verilog /...eua2308_dap_ram_dc_netlist.v   //这是DC综合后生成的网表。
current_design eua2308_dap_ram
link_design eua2308_dap_ram
set_min_library fs90a_c_generic_core_ss2p25v125c.db -min_version fs90a_c_generic_core_ff2p75vm40c.db
set_min_library data_ram_wc.db -min_version data_ram_bc.db
set_min_library coef_ram_wc.db -min_version coef_ram_bc.db
set_min_library coef_mem_ss.db -min_version coef_mem_ff.db
set_driving_cell -lib -cell DFFN -pin Q -no_design_rule [all_inputs] -library fs90a_c_generic_core_tt2p5v25c
set_wire_load_model -name enG50K -lib fs90a_c_generic_core_tt2p5v25c
set_wire_load_mode enclosed
set_operation_conditions -analysis_type wc_bc -min BBCOM -min fs90a_c_generic_core_ff2p75vm40c.db -max WWCOM -fs90a_c_generic_core_ss2p25v125c.db
create_clock_period 38 -waveform{0 19} PLL_CLK
set_load 5e-1[all_outputs]
set_drive 0 {PLL_CLK}
set_dont_touch_network {PLL_CLK}
set_clock_transition 2e-1 PLL_CLK
set_clock_latency 1 PLL_CLK
set_clock_uncertainty -setup 0.3 [get_clocks PLL_CLK]
set_clock_uncertainty -hold 0.2 [get_clocks PLL_CLK]
set_input_delay 2 [remove_from_collection [all_inputs] [get_ports PLL_CLK]] -clock PLL_CLK
set_output_delay 1 [all_outputs] -clock PLL_CLK

然后report_timing
结果和DC自己分析的结果不一样。

XIDIANCAD2

回复 5# taoli_ic


    WLM是什么东东？

XIDIANCAD2

回复 6# XIDIANCAD2


    对DC综合出的网表进行时序分析需要加DC产生的SDF文件吗？

caohua1986517

回复 7# XIDIANCAD2


    wire load model