设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › assura lvs
返回列表 发新帖
查看: 5123|回复: 6

[求助] assura lvs

[复制链接]
lyz5432
发表于 2012-1-19 18:56:33 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
我将ASTRO布局布线之后的版图，导出网表和gds2文件，然后将他们都导入cadence中，但是LVS过不了
ERROR：device DIO in layout is unbound to any schematic device
然后LVS就终止了验证
请问： 这个是什么情况？ DIO版图中的作用是消除天线效应而插入的，原理图中或许没有导致的？  如果这个原因，怎么消除？
error, layout, 版图, 布线

相关帖子
回复

举报

damonzhao
发表于 2012-1-20 13:00:24 | 显示全部楼层
检查下astro出来的verilog中有没有ANT单元
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

question23
发表于 2012-1-21 10:19:02 | 显示全部楼层
回复 1# lyz5432


    原理图中加入dio就可以了。
回复 支持 反对

举报

happyhappyface
发表于 2012-1-30 17:57:59 | 显示全部楼层
收藏了，多谢大家讨论。
回复 支持 反对

举报

icfbicfb
发表于 2012-1-31 08:18:01 | 显示全部楼层
原来是cdl in啊， 形成schematic， 是模拟后端的工作方式啊
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

lyz5432
 楼主| 发表于 2012-2-11 22:43:30 | 显示全部楼层
问题解决了，是APR之后导出verilog网表的时候，选项没有设置好。因为要做外部的LVS验证，所以导出的网表和用于STA的网表选项有区别。
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

ponyjc1
发表于 2012-2-15 23:29:07 | 显示全部楼层
In Assura LVS option can set ignore cell : ANTENNA
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-2-21 04:53 , Processed in 0.018658 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表