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[原创] formality求助

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发表于 2012-1-12 15:51:51 | 显示全部楼层 |阅读模式

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有没有什么命令报告formality认为有错的原因?
我看电路和矢量表格都没有问题,对比的两个寄存器的输入端口:
ref多个AS,被固定接为0,其余端口完全一样的时候为何formality还认为是不相等呢?

还有其他原因会导致formality认为两个匹配点不相等吗?
发表于 2012-1-14 09:50:33 | 显示全部楼层
是AM还是AS呢?AM端口是rom给用户用的,比不过很正常,不需要care;如果做了DFT或ECO比不过也很正常,配好控制信号值并把ECO后的电路描述添加到脚本里再比一下应该没问题的;还可以把ref与imp中相关信号case成常值再比一下也可以比过的。
发表于 2012-1-14 09:54:19 | 显示全部楼层
再不行就换个高版本的fml跑一下试试哦
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