PT分析版图后时序时用spef文件好还是用sdf文件分析好

jun_dahai · 发表于 2012-1-30 16:30:28

首先，确认下综合后，有没比较大的setup violation，如果存在大的比较离谱的，就一定需要修改rtl code
然后，在布局布线过程中，pre-cts和post-cts都可以fix setup violation，一般来讲，只要面积容许，hold violation都可以fix掉的
以post-route的timing report为准

XIDIANCAD2 · 发表于 2012-1-30 16:35:01

回复 4# 陈涛

涛哥，新年好!
有个问题请教下：
DC综合时用report_timing语句可以分析时序（DC内部带有时序分析功能）来查看建立时间和保持时间是否满足。我现在遇到这种问题：在用DC做综合时我用DC自带的时序分析功能分析时序,建立时间和保持时间都满足且没有任何max_capacitance,max_transition冲突.但是我用PT来分析DC生成的网表时却出现了建立时间不满足且有一些violence。我很困惑。到底是怎么回事？我该怎么处理？怎么会出现这种情况呢！

zrzf23 · 发表于 2012-8-4 11:05:27

in studying!!

hollandg · 发表于 2012-8-15 21:50:53

甄嬛甄嬛

zhouweiscut · 发表于 2012-11-19 13:44:45

我用ICC跑出的sdf和spef，是不是也符合你们说的情况？

wohewangke · 发表于 2012-11-19 18:09:23

我用ICC跑出的sdf和spef，是不是也符合你们说的情况？
zhouweiscut 发表于 2012-11-19 13:44

登录/注册后可看大图

是的，一般用专门的提取工具提取spef，这个比较准确，然后用PT进行sta分析，最后生成SDF进行后仿真

y23angchen · 发表于 2012-11-19 20:34:36

学习一下！

永不言弃 · 发表于 2012-12-6 13:41:21

路过学习了

naisuipu · 发表于 2012-12-11 15:53:48

回复 13# XIDIANCAD2

我也是遇到了同样的问题，而且这个violation的值跟预设的output端口的load成正比。
那set_load的值应该根据什么来定呢？？driving cell该用哪个也是一直很困惑，目前是通过试验和简单的分析来定的，是不是有其他的办法呢？是不是我对电路的结构太不清楚了呢。。

caohua1986517 · 发表于 2013-4-25 16:13:26

找BE或客服侃侃！

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