[已解决]dc后的fm match的问题

estyzq · 发表于 2012-1-4 14:35:47

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

本帖最后由 estyzq 于 2012-2-9 19:03 编辑

我在dc综合的时候加入了gate_clock，compile_ultra -gate_clock。综合后的网表和 rtl代码进行formality，
在match之后的报告中，发现，有47个unmatched latch，我看了所有unmatched points，都是在impl中出现了clk_gate的部分，而ref中没有
我在fm的脚本中加入了，set verification_clock_gate_hold_mode any
fm中verify，并report aborted和failing points来看，都没有问题。
请问，match出现的这个问题，要如何解决，可以忽略吗？

estyzq · 发表于 2012-1-4 14:46:31

fm在分析库的时候，发现所有单元的电源，VDD和VSS报出unread警告，请问这是为什么？

estyzq · 发表于 2012-1-4 19:09:54

回复 3# zhq415758192

我在dc中set_svf了，然后在fm中也set_svf了

浩然若枫 · 发表于 2017-5-26 20:12:59

我也遇到这样的问题了，，不是显示已解决吗？怎么没有给解决办法呀

fangwang85 · 发表于 2018-12-27 16:51:40

回复 1# estyzq

大神我也遇到这个问题，请问后来解决了吗

账号		自动登录	找回密码
密码			注册

[求助] [已解决]dc后的fm match的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块

站长推荐 /1