用modelsim仿真疑惑求解

neoitachi · 发表于 2011-12-30 11:18:03

回复 4# neoitachi

可以的，我经常这样写的！这个当然只是用于仿真，是不可综合行为！

neoitachi · 发表于 2011-12-30 11:19:11

回复 7# SKILLER

可以的，我经常这样写的！这个当然只是用于仿真，是不可综合行为！

tiangua · 发表于 2012-1-2 21:30:33

......对应不上，那就是逻辑问题或者时序问题啊。
仿真的时候可以把信号显示出来，为什么解决不了呢？

xiaohonging · 发表于 2012-1-3 10:49:08

tb要尽量往简单点写吧，为什么会用到状态机呢

wolfisme · 发表于 2012-1-3 18:31:01

怎么会不同步，除非使用不同的时钟信号，或者状态机异步转移。用同一个主时钟同步控制。

SKILLER · 发表于 2012-1-5 08:54:11

仔细想想你的tb，tb应该和dut具有一定的独立性，可以从整体仿真环境中剥离出来。
remnant 发表于 2011-12-30 09:20

登录/注册后可看大图

赞成9#的说法

blackAJ · 发表于 2012-1-5 11:12:39

1. 用force試試看
2. timescale沒設?

xiaohonging · 发表于 2012-1-5 15:33:02

在产生激励的时候，可以这样写@（posedge clk） ...，这样能解决问题吗？

remnant · 发表于 2012-1-6 09:24:28

写错了，应该是tb.design_signal
neoitachi 发表于 2011-12-30 00:20

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你经常这样写，不代表这样写是好的。你后仿真怎么办？
还有，你仿真和综合的代码不一致，你如何保证这里面不会发生任何风险？

另外，楼主，你做的design，如果变成了1颗芯片，在正常工作时，是否也需要外部严格配合
你的时序或者控制要求？tb，就是一个外部环境。

SKILLER · 发表于 2012-1-6 09:35:11

回复 19# remnant

恩，你说的很有道理，按照他们的方法从内部抽取信号来控制激励信号的产生，确实很方便，但是不是外部环境给的，到时候成片之后，就没有内部信号抽取了，很容易发生逻辑错乱
所以现在只能慢慢调试外部激励信号

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