IC6151破解版32/64bit

esadtokat · 发表于 2018-9-12 11:43:56

g（n）为所有人
497
像素应该由64位并行的外部时钟读出
公交车顺序

esadtokat · 发表于 2018-9-12 11:45:20

这项工作的目标是设计
VHDL 36滞后相关器元件和256个这样的系统，具有最小逻辑元件，通过利用
管道内存RAM，桶形移位器DSP结构

esadtokat · 发表于 2018-9-12 11:46:50

该设计
流程包括架构，VHDL描述，
仿真和综合在Xilinx工具中进行仿真
FPGA芯片，其中XC5VLX330用于36滞后相关器
元素合成开始和XC6VLX550T，
XC6VLX240T用于256通道（单元）相关器
系统综合后来证明了逻辑如何
通过优化的硬件架构减少元素。

esadtokat · 发表于 2018-9-12 11:48:13

由于相关器需要满足1到1024•动态
范围，每个。需要一个产品总和（SOP）单位。

esadtokat · 发表于 2018-9-12 11:49:22

36
滞后多。采用如下描述的相关器结构
通过最小化SOP来满足所需的动态范围
资源在开始时和之后是更集中的SOP
使用结构。

esadtokat · 发表于 2018-9-12 12:13:52

在36滞后相关系统中，自相关函数为
36种不同。由并行结构同时计算
DSP的。

esadtokat · 发表于 2018-9-12 12:15:18

第一阶段，在图2中称为8 _lags _ correlator，是
计算自相关函数从1到8•with
增加步骤1•

esadtokat · 发表于 2018-9-12 12:17:06

从第2阶段到第8阶段的阶段，
在图3中称为4滞后相关器，是计算出来的
autocorrelatio 功能从2n + I + 2n-l•到2n + 2•with
增加2n-1的步骤•其中n =阶段编号。

esadtokat · 发表于 2018-9-12 12:19:18

在每个阶段，传入的数据与2n1一起传播

•从管道节点延迟到节点。

esadtokat · 发表于 2018-9-12 12:21:02

在第一阶段
（8_lags_correlator），8个SOP单元并行计算
同时对每个滞后的自相关函数。

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