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本帖最后由 hfutmjj26 于 2011-12-23 15:40 编辑
本人刚开始画版图没多久,现在遇到一个问题,我是用的是上华的ST3400的库。在电路设计时,晶体管只能设置multiplier,不能设置finger。因此在画版图时,对于设置了multiplier的PMOS管,老是出现问题。具体问题如下:可能是高压工艺的问题,PMOS晶体管有一个层叫BN(下图中的绿色虚线框),如果把几个PMOS直接叠起来(如下图),一些BN层宽度会被压缩,在DRC验证时,会提示宽度不够(BN.A.LV)。
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但是如果把PMOS分开来放置(如下图)
又会提示你BN spacing must be >=8.0um,这就要求加大各个PMOS管之间的距离,这样岂不是很费空间了。
另外还有一个报错:
(minimum and maxmum extension TB over BN(LV) must be ==2.0um ),不知道怎么解决。
望版图能手指教,感激万分啊~ |
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