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查看: 3394|回复: 8

[讨论] hold 到底跟周期有关不

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发表于 2011-12-20 09:47:00 | 显示全部楼层 |阅读模式

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发表于 2011-12-20 09:55:56 | 显示全部楼层
no..
和clock skew, latency有关。
 楼主| 发表于 2011-12-20 10:11:43 | 显示全部楼层
那如果有上下沿互踩呢?
发表于 2011-12-20 10:14:18 | 显示全部楼层
那恭喜你了,
白得了半个周期的hold time余量
 楼主| 发表于 2011-12-20 10:28:31 | 显示全部楼层
对,版大
就是可以得到半个周期余量,那也就说明我这个slack跟周期是相关的了,对吧
发表于 2011-12-20 10:59:10 | 显示全部楼层
可以这么说,但是这样的hold path一般就没有时序违反,而有时序违反的hold path都在同沿的FF之间,所以还是与周期无关
 楼主| 发表于 2011-12-20 11:16:00 | 显示全部楼层
恩,举个例,analog 模块到FF的path,analog出来data延时很小,直接到FF的D,
FF的clock延时很长,并反向,那么该FF本来得到的半个周期hold余量几乎被clock delay消耗完,如果周期缩短,那hold就可能违反了
发表于 2011-12-20 15:10:22 | 显示全部楼层
如果找特例的话,我能找到更简单的
你说的情况要么属于analog与digital 时钟没有平衡好,要么2者就应该是异步时钟,应该加FIFO缓冲数据
发表于 2011-12-27 12:16:37 | 显示全部楼层
没有什么关系吧
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