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[求助] 求助:关于verilog网表综合

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发表于 2011-12-18 11:08:58 | 显示全部楼层 |阅读模式

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本帖最后由 陈涛 于 2011-12-18 12:54 编辑

小菜鸟现在用dc综合电路。原电路netlist中module很多,现在想把这个电路综合成一个只有一个大module的电路,也就是就大module里例化的小module全部打散,变成门级代码,不要再出现module的例化。
不知道怎么办?是否dc下有相关命令?
发表于 2011-12-18 12:52:56 | 显示全部楼层
ungroup
发表于 2011-12-19 09:23:39 | 显示全部楼层
ungroup -all -flatten 全局打散
 楼主| 发表于 2011-12-29 09:18:35 | 显示全部楼层
多谢楼上两位
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