在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2303|回复: 3

[求助] 求助:关于verilog网表综合

[复制链接]
发表于 2011-12-18 11:08:58 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 陈涛 于 2011-12-18 12:54 编辑

小菜鸟现在用dc综合电路。原电路netlist中module很多,现在想把这个电路综合成一个只有一个大module的电路,也就是就大module里例化的小module全部打散,变成门级代码,不要再出现module的例化。
不知道怎么办?是否dc下有相关命令?
发表于 2011-12-18 12:52:56 | 显示全部楼层
ungroup
发表于 2011-12-19 09:23:39 | 显示全部楼层
ungroup -all -flatten 全局打散
 楼主| 发表于 2011-12-29 09:18:35 | 显示全部楼层
多谢楼上两位
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 19:29 , Processed in 0.091304 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表