mig 3.7 ddr2 core数据线宽度问题

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小弟用xilinx 13.1 coregen软件生成一个ddr2 mig core。

在controller options中对memory data width我选择的是64bit。(即与ddr2物理芯片连接的数据线宽度是64bit).
在memory options中选择的burst length为4。

生成核后，user interface的data width自动生成为256bit，即app_wdf_data和app_rd_data为256bit。这个是由memory data width*burst length得来的。
由于256bit太宽，会对后面的布线造成影响。我想把app_wdf_data改成128bit，但是memory data width和burst length仍分别为64bit和4。

我想问下能不能在生成core的时候实现这个功能？