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[求助] 过程连续赋值问题

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发表于 2011-12-14 11:21:13 | 显示全部楼层 |阅读模式

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过程性连续赋值报错,Error (10043): Verilog HDL unsupported feature error at test_gene.v(17): Procedural Continuous Assignment to register is not supported


`timescale 1ns/1ns
module test_gene (
  clk,
  rst_n,
  d_i,
  q_o
);
input clk;
input rst_n;
input d_i;
output reg q_o;
always@(rst_n) begin
  if (~rst_n)
    assign q_o = 1'b0;
  else
    deassign q_o;
end
always@(posedge clk) begin
  q_o <= d_i;
end
endmodule

请问这是为什么啊?是Quartus对Verilog支持不到吗?我是10.1D的版本
发表于 2011-12-14 11:52:40 | 显示全部楼层
你在两个always块中对同一个变量赋值了,deassign  是不可综合语法 ,
看你的语法你是初学者吧,还是多看看规范吧。
发表于 2011-12-14 11:53:07 | 显示全部楼层
是你的语法问题吧,Quartus是综合器,不是仿真器,你把不可综合的语句写到里面去综合当然不能通过了,另外assign语句你写到always语句里面,建议再学一下Verilog去吧!
发表于 2011-12-14 11:57:03 | 显示全部楼层
assign语句可以写到always块里面么?
Verilog 2012新版的标准么....
发表于 2011-12-14 11:59:10 | 显示全部楼层
这语法学的
 楼主| 发表于 2011-12-14 14:06:30 | 显示全部楼层
本帖最后由 neogeo3721 于 2011-12-14 14:28 编辑

好的,谢谢大家,我又查了一下,assign和deassign在always里对于reg赋值是没问题的,2楼和3楼说的对,在Quaruts里assign和deassign是不可综合的,只能写testbench,是我从别人博文抄代码的时候没注意,我自己的问题
发表于 2011-12-14 21:34:04 | 显示全部楼层
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