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[原创] VCS加了+neg_tchk选项,负值的hold time为什么被反标为0?

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发表于 2011-12-13 20:48:38 | 显示全部楼层 |阅读模式

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本帖最后由 duke1982 于 2011-12-14 00:02 编辑

我们项目做后仿真,出现一个时序违例。

时序违例信息如下:$setuphold(posedge CP &&& (EN===1'b1):1520393:62ns,negedge D:1520393:62ns,limits( 0.03ns,0ns))
这是hold time 检查失败。
我把SDF文件该CELL里对应的时序检查找了出来:
(SETUPHOLD (negedge D) (COND EN===1'b1) (posedge  CP)) (0.032::0.035) (-0.021::-0.018)
这里的hold time值是-0.018,如果按照这个值检查,时序是不违例的。

仿真器是vcs2009_06-5,加了选项:+neg_tchk和-negdelay。

又采用VCS2011.03版本,仿真同一个验证用例。
出现的时序违例信息是一样的。

这是什么原因呢?
发表于 2011-12-13 21:37:36 | 显示全部楼层
This is because you have a negative hold time in the SDF file, while negative
time limit is not supported in $setup or $hold according to the Verilog LRM. VCS will
replace the limits with 0 when doing back_annotate. In such a case you need to use
$setuphold to specify setup and hold together. The $setuphold timing check is a
combination of the functionality of $setup and $hold, except that it supports
negative time values.
Note: The sum of setup time and hold time limits must be greater than zero.

Ususally you should request a simulation model that can support negative time
limits from your Vendor if you want to implement negative timing checks.
 楼主| 发表于 2011-12-14 00:04:53 | 显示全部楼层




    这段话,我在一份资料里看过。
    但SDF文件里本身就是$setuphold,是支持负值保持时间的。
发表于 2011-12-14 00:18:49 | 显示全部楼层
回复 3# duke1982
主要对应到你的Verilog Model。
 楼主| 发表于 2011-12-16 00:03:46 | 显示全部楼层


回复  duke1982
主要对应到你的Verilog Model。
alexbaby 发表于 2011-12-14 00:18




    跟verilog model是完本对应的。不会是model的问题。
发表于 2011-12-16 11:04:04 | 显示全部楼层
有些仿真model好像有个NTC的宏定义,可以看下你的仿真model里面有没。
 楼主| 发表于 2012-2-4 19:02:54 | 显示全部楼层
问题已解决,.
发表于 2012-2-6 09:37:31 | 显示全部楼层
仿真器的特性都不同的,如果一定要查neg_tchk,可以好好检查一下!
发表于 2012-6-27 19:27:17 | 显示全部楼层
请问你当时是如何解决这个问题的?
发表于 2012-7-1 16:55:11 | 显示全部楼层
遇到同样的问题,请问LZ是怎么解决的
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