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sdl3399 · 发表于 2011-12-8 15:00:34

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现在有一款SOC芯片，需要外接两片SRAM，SRAM型号为：K7N643645，两片组成64*2M存储系统。SRAM工作频率和SOC工作频率一致，都是同一个时钟200M。
问题是设计的SOC芯片里面的SRAM控制器保持时间有点不满足，在芯片后端PRIMETIME的静态时序分析报告里有违规，静态时序分析一共覆盖4种情况：Wc_cworst（temperature : 125 ;voltage : 1.08 v.），Bc_cbest（temperature : 0,voltage : 1.32 v），Ml_cbest（temperature : 125,voltage : 1.32 v），Tc_typical（temperature : 25,voltage : 1.2v）。芯片在Bc_cbest时序有违规，芯片内部SRAM控制器与外部SRAM的接口信号（大概100根信号线）保持时间不满足，slack大概在-0.4ns附近。
现在想在板级修正这个时序违规，以确保芯片能正常工作。有意者请加QQ：99229593，MSN:sdl3399@hotmail.com