寻找高手代做PCB

sdl3399 · 发表于 2011-12-8 15:00:34

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

现在有一款SOC芯片，需要外接两片SRAM，SRAM型号为：K7N643645，两片组成64*2M存储系统。SRAM工作频率和SOC工作频率一致，都是同一个时钟200M。
问题是设计的SOC芯片里面的SRAM控制器保持时间有点不满足，在芯片后端PRIMETIME的静态时序分析报告里有违规，静态时序分析一共覆盖4种情况：Wc_cworst（temperature : 125 ;voltage : 1.08 v.），Bc_cbest（temperature : 0,voltage : 1.32 v），Ml_cbest（temperature : 125,voltage : 1.32 v），Tc_typical（temperature : 25,voltage : 1.2v）。芯片在Bc_cbest时序有违规，芯片内部SRAM控制器与外部SRAM的接口信号（大概100根信号线）保持时间不满足，slack大概在-0.4ns附近。
现在想在板级修正这个时序违规，以确保芯片能正常工作。有意者请加QQ：99229593，MSN:sdl3399@hotmail.com

ysdx · 发表于 2011-12-15 12:24:07

这玩意LZ是想用外部的走线延时来补偿？理论上是可以的。但是最好用BGA封装的SRAM。而且如果能够知道芯片内部走线的长度的话最好。然后用allegro先仿真一下，再布线。

chemicalx · 发表于 2011-12-19 09:23:32

帮顶！

victor8416 · 发表于 2012-2-18 20:37:19

layout？

uestckaiwen · 发表于 2012-2-19 15:52:11

帮顶，能力达不到

fiats · 发表于 2012-2-19 18:57:01

方法是只能延时，用修改加仿真的方法试试

hainiu · 发表于 2012-2-26 10:38:45

学习了

Andy126 · 发表于 2018-12-13 16:16:53

寻找高手代做PCB

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2