新手求指教vcs仿真速度

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vcs仿真的时候，如果不打开波形，比如同样要测试1000clk时间，时钟周期分别为10ns和2ns在仿真速度上有多大差别？打开波形的话会怎样？

TommyGG

相同的代码量，verilog代码比systemverilog要慢很多，systemverilog又比systemc要慢。
所以仿真速度主要受verilog代码量的影响。

打开波形的话，我的经验大概会增加20%~50%的仿真时间，依据打印的信号数量决定。

如果是同步设计，如果没有specify和timingcheck，则timescale的影响可以忽略。因为VCS的时间调度是基于事件的。