求助! 请问ISE如何保留module 端口信号名?

ctfans000 · 发表于 2011-11-29 17:21:50

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请教各位高人,用ISE编译FPGA怎样才能保证模块端口上的信号名不被综合掉啊? 小弟已经试过Keep Hierarchy这个选项了,某些输入的信号还是会被综合掉. 急求有经验的高手执教,最好可以给个例子,先谢过了!!

zhaichunhua168 · 发表于 2011-11-29 22:47:10

回复 1# ctfans000

（*KEEP = "TRUE"*),貌似是这样写

gmm2322050671 · 发表于 2011-11-30 21:56:32

（*KEEP = "TRUE"*) wire cpu_cs;

ctfans000 · 发表于 2011-12-1 22:16:47

问题已经解决了, 谢谢各位!

asin28 · 发表于 2013-1-24 16:11:04

学习！

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