clock gating cell的hold time violation问题

icfbicfb

回复 9# alphavor_jay


     set_clock_gating_style -pos integrated -neg integrated

吧，你看看manual，很清楚的

你选or，and，当然是综合成离散icg啊，

陈涛

set_clock_gating_style -sequential_cell latch -positive_edge_logic {icg_cell_name}

alphavor_jay

多谢涛大和ICFB大的解答,我用

set_clock_gating_style -sequential_cell latch -positive_edge_logic {integrated:/lib_name/icg_cell_name}

编译时可以成功调用库中的ICG了,但是set_clock_gating_style中的-negative_edge_logic的设置我不是特别理解, 是用来设置哪种情况的呢?

icfbicfb

一般就是用一种icg吧， 就是上升沿或者下降沿来gate， 没有必要pos，neg都用，

zeushuang

谢谢解答，来学习。

ic小顽童

换成ICG后 EN端可能就会有setup问题了 这个比hold要难解的多

yangjhua9161

请问在DC综合的时候，用什么命令让DC把那条路径（楼主贴出来的那条有hold violation的路径）report出来呢？

stephen_0921

DC的时候，时钟还都是ideal的，估计报不出来吧，就算报出来也没有用啊。这些hold violation都是在DC之后修的呀。

shfeiwang

ICG cell可以解决问题。
也可以用timing borrow的方式去解决。

yuliqiang2000

学习中