FPGA在多大的时钟下会频繁遇到时序收敛问题？

asyou · 发表于 2011-11-23 17:35:33

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讨论一下，FPGA在多大的时钟下会频繁遇到时序收敛问题？我个人经验，在100M以下，一般不会有什么问题，设计代码比较随意，但超过100M，时序收敛问题比较多，设计的注意事项也多了！

buley · 发表于 2011-11-23 17:38:46

这个和器件的速率等级也有关系的。

asyou · 发表于 2011-11-24 09:21:08

很少有用到高速度等级的器件吧，比较难买！

dreamylife · 发表于 2011-11-24 15:38:58

回复 1# asyou
楼主说的对，100M很普遍。我的经验是一个路径如果上3个adder或者五六个MUX基本上就下100了

jack888518 · 发表于 2011-11-25 02:25:43

这个是个经验值.....感觉用处不大.....

vlog · 发表于 2011-12-23 07:17:13

和设计直接相关吧，如果是ASIC的代码，在FPGA上可能只能跑50M

neoitachi · 发表于 2011-12-23 10:04:24

这个和器件能力也有关系!

vongy · 发表于 2011-12-23 10:48:39

讨论一下，FPGA在多大的时钟下会频繁遇到时序收敛问题？我个人经验，在100M以下，一般不会有什么问题，设计 ...
asyou 发表于 2011-11-23 17:35

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这个东西应该没有什么经验，看电路的复杂程度，如果组合逻辑很大，跑20MHz可能都会有问题。另外，如果有异步电路，即使电路很小跑100MHz也还是可能出问题，需要下好约束才能解决问题。

杀猪的日子 · 发表于 2011-12-23 12:58:30

根设计和板子都相关

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