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发表于 2011-11-24 12:13:36
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回复 5# damonzhao
icc的 spare cell flow如下:
1. insert_spare_cells -tie , 这样输入pin 全是自动tie 到 SNPS-LOGIC0/ SNPS-LOGIC1上,
用下 derive_pg_connections -tie,这个自动会变成tie net,
后面用 connect_tie_cells , 所有的pin就 tie 到 tie cell上了,
2. spread_spare_cells 均匀分布,然后legaliz_placement ,
出的verilog 自动带spare cell的,因为他们连到tie cell了,
icc的insert_buffer很好用啊,自动创建net,cell,而且是
自动放在加的pin的旁边,不需要了另外指定,
然后route的时候肯定能route的, 你可以加完了 查下 net connecttion,
icc write verilog port顺序我重来没关心过,这个不重要,
也从来没有FE说这个port顺序重要,
icc很好用的,估计你现在在从edi转到icc,很多不适应 我也理解 |
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