Cadence中的schematic导出verilog网表的问题

alphavor_jay · 发表于 2011-11-22 00:19:34

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请教各位大，在cadence中的schematic，比如一个nmos和pmos组成的反向门，想导出成晶体管级（用nmos, pmos表示）的verilog网表，在cadence中怎么操作呢？多谢~

hua2011sz · 发表于 2012-3-7 23:25:43

最近也在解决这个问题
直接export的办法貌似不行，可以间接导出~
在schemetic 下选simulation中的NC_verilog,在弹出的窗口点generate netlist 。
则在工程目录下生成一个run文件夹，进去之后可找到顶层和各个cell的网表，分别在cdsXX目录的netlist里。
不过导出的网表的连线名字变了，不是schemetic 中的连线名，不过可以通过生成map文件查看名字的映射关系

question23 · 发表于 2012-3-8 10:41:01

回复 1# alphavor_jay

三楼方法可以，不过用的人少，可能很多问题。

conghung2012 · 发表于 2012-5-9 20:54:16

这个简单其实。

whynoreason · 发表于 2012-7-10 14:30:19

回复 5# conghung2012

简单的话，如何实现的呢？还烦请告知，谢谢！
邮箱：whynoreason@163.com

abc81978 · 发表于 2012-7-11 09:30:30

期待呀

feihu1236 · 发表于 2012-11-19 15:10:34

回复 5# conghung2012

是怎么弄得呀？我也想知道能告诉吗？谢谢

yinjun1227 · 发表于 2013-1-29 13:09:42

也在学习中，不胜感激！！有答案，麻烦给一份308618897@qq.com

子学 · 发表于 2015-10-22 16:21:47

本帖最后由子学于 2015-10-22 16:29 编辑

回复 3# hua2011sz

请问利用NC_Verilog导出网表时出现如下错误：
“Error eval： unbound variable — vlogifCurrentTestFixture”
如何解决，请大神赐教！！！

Johnny2 · 发表于 2019-5-18 11:41:03

子学发表于 2015-10-22 16:21
回复 3# hua2011sz

请问利用NC_Verilog导出网表时出现如下错误：

您解决了吗，是怎么解决的啊，求帮忙，啊

[求助] Cadence中的schematic导出verilog网表的问题

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