FPGA 如何使组合逻辑节点不被优化

xinyuyg · 发表于 2011-11-18 15:31:49

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如何使组合逻辑节点不被优化.doc (41 KB, 下载次数: 44 ) FPGA 设计如何使组合逻辑节点不被优化
在FPGA中一般采用同步时序设计，比如在延时设计中，一般都是设计成延时几个时钟周期，这样程序可移植性比较好，多次编译的结果也相同，不过有时候为了满足时序条件，比如建立时间，保持时间等不满足条件，需要适当做调整，调整的时间可能比一个时钟周期小，可能的一种方法是在节点处加入若干的BUF（LCELL），引入延迟。不过这样做也有一个缺点是每次布局布线后延迟的时间会有细微的变化。默认情况下，QuartusII会优化掉无用的LCELL

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