FPGA高级设计误区（Verilog误区）

lhrace · 发表于 2011-11-18 15:07:03

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FPGA高级设计误区（Verilog误区）

设计误区一：多重驱动
设计误区二：正负沿混合设计
设计误区三：多重时钟驱动
设计误区四：混合同步与异步的reset
设计误区五：对组合逻辑reset
设计误区六：状态机无初始化状态
设计误区七：在模块间使用双向信号连接

qinyihua2572 · 发表于 2011-11-18 15:51:46

感谢分享

ljc24156313 · 发表于 2011-11-19 09:03:01

学习学习

chengweiquan · 发表于 2011-11-19 10:19:02

thanks!!

rocsman · 发表于 2011-11-19 10:35:15

sdffa

xudeqiang · 发表于 2011-11-19 10:55:36

thanks , good reference!

longdanger · 发表于 2011-11-20 11:54:45

学习学习

linyuanfei · 发表于 2011-11-21 09:24:05

感谢楼主！！！

kalote · 发表于 2011-11-21 10:17:57

谢谢楼主分享

lhy217 · 发表于 2011-11-21 14:48:19

看着不错

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