怎么在加入Design compiler 综合前加入I/O pad？

bluejoey · 发表于 2011-11-16 11:35:03

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最近在利用Design compiler综合一个电路，遇到了一个问题，请问各位高手。
在Tcl scripts中加入了I/O pad 的.db库，并且在verilog code中例化了I/O pad模型，但是在综合的过程中，始终不能通过。
麻烦各位了，谢谢~

toad · 发表于 2011-11-16 13:55:48

不能通过是啥意思？

creese · 发表于 2011-11-16 18:39:17

需要更详细的信息,最好能把log贴出来.或者warning贴出来.

icfbicfb · 发表于 2011-11-16 23:00:55

就是手工例化啊， pad和memory一样的，只要放在link library里面

verilog里面例化下就行了

yuluw2004 · 发表于 2011-11-17 17:22:19

回复 4# icfbicfb

请问PAD一般
是综合前的verilog code 例化
还是手动修改综合后网表例化?

icfbicfb · 发表于 2011-11-17 23:56:45

综合前，RTL的时候，和memory和其他macro一样的啊

综合后改了，怎么做formal啊，

weiao_ding · 发表于 2014-1-6 12:43:30

我也想知道

david1126 · 发表于 2014-3-4 15:37:41

do you link the library for IO?

david1122 · 发表于 2014-3-5 10:16:14

please show us the code and link file and log file.

[解决] 怎么在加入Design compiler 综合前加入I/O pad？