stacked nmos bulk connection? Vgb 电压限制?

alexsoton82 · 发表于 2011-11-6 01:25:21

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请教一下。
两个3.3V nmos stacked 去抗2xVDD电压，

在设计2xVDD I/O buffer时，我看有些设计要将bulk 至于 Dnwell 以保证 Vgb < 1xVDD。

但我又看到在switched cap voltage doubler 以及 bootstrap sampling switch中，却将bulk直接接地，且Vgb > 1xVDD。

谁能说说到底 Vgb 要不要求 < 1xVDD?

我总觉得关于gate oxide breakdown reliability 的要求只是对Vgs and Vgd 的。压根就没有Vgb reliability 的要求限制。

谢了。

vdslafe · 发表于 2011-11-6 06:38:14

取决于工艺，paper 里面的图，不一定要那么较真

alexsoton82 · 发表于 2011-11-6 09:02:39

在Design high voltage xDSL driver 里，Steyaert 原话说：
"To limit the gate-bulk voltage of stacked transistors, their source and bulk
terminals are shorted. Since the sources and thus also the bulks of these
transistors can raise to multiples of the nominal supply voltage, the use of
a triple well technology is advisable."

但我翻遍各厂家工艺（tsmc，ibm， st，。。。），都没有gate to bulk 的限制的要求。