verilog仿真时钟采集数据

dzkxybx · 发表于 2011-11-3 20:00:58

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不知道大家有没有遇到这种情况：时钟采样不到被采样的数据。
下图是我遇到的情况，PB_BReq_S1不能由Pclock采到PB_BReq_xi的值。

verilog code

waveform

zoom in@posedge Pclock

dzkxybx · 发表于 2011-11-3 20:12:11

本帖最后由 dzkxybx 于 2011-11-3 20:15 编辑

自己顶个，顺便说下reset是1的，截图的时候刚好没标号，大家不用看代码里面的值

dzkxybx · 发表于 2011-11-3 20:36:11

dddddddddd

orlye · 发表于 2011-11-3 20:48:06

你的PB_BReq_xi是什么信号？第一张图为什么在时钟的上升沿有个毛刺？

dzkxybx · 发表于 2011-11-3 20:55:10

回复 4# orlye

谢谢你的答复~

输入信号是其他逻辑的输出，那个毛刺是时序逻辑仿真是加的那个delay产生的，就像我给的verilog代码里面那个#`D就是那个delay，
这个应该不影响最后结果。
我的第三幅图就是那个毛刺的放大图

dzkxybx · 发表于 2011-11-4 08:28:06

好冷清啊

AmoiBB · 发表于 2011-11-4 09:20:51

回复 1# dzkxybx

你把相关的代码贴稍微全点，就给这么点信息量，谁能分析出是啥原因啊。

感觉应该跟复位有关系，你再查查看吧

dreamylife · 发表于 2011-11-4 12:46:37

回复 5# dzkxybx

请问如果不加#`D验证结果是否正确？

dzkxybx · 发表于 2011-11-4 13:07:06

恩，project leader看了，好像是时钟树的问题，这已经不是我能理解的了。。
这个现象出现的原因好像是挺多，我以前就遇到过。好像加delay_mode_zero就可以，但这次不行。
所以就来问问看论坛的大牛，其实主要想问问大家是否有相同的经历和解决方法。谢谢各位指点！

dzkxybx · 发表于 2011-11-4 13:08:00

回复 dzkxybx

请问如果不加#`D验证结果是否正确？
dreamylife 发表于 2011-11-4 12:46

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取消了也一样

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