verilog实例化时括号里可以带运算符吗？

yanzhengkuaile · 发表于 2011-11-3 19:52:27

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verilog实例化时括号里可以带运算符吗？比如
abc abc_inst(
.a(!m)
);
这样对吗？

yanzhengkuaile · 发表于 2011-11-3 20:04:45

没有人知道吗？这个小问题

dzkxybx · 发表于 2011-11-3 20:38:33

可以的

orlye · 发表于 2011-11-3 20:51:37

可以的。
但是不推荐，可读性差。

tobemyself · 发表于 2011-11-3 22:34:34

何必呢~~实例化里面加个运算符~~就算碰巧可以~~也不能这么解决设计问题啊~~~

wl1314 · 发表于 2011-11-3 23:11:34

回复 1# yanzhengkuaile

这样仿真，和综合（FPGA)都没什么问题，但不是好的coding style

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