求教cmos工艺中外延层的厚度应该是多少

amashimaro · 发表于 2011-12-1 17:05:04

回复 1# baiyawen

5楼正解外延层厚度和背景载流子浓度决定了器件击穿电压别说几十微米功率器件通常要做成上百微米

icfbicfb · 发表于 2011-12-1 17:28:20

design rule有的

现在一般都是epi psub，外延有很多好处，具体不记得了

baiyawen · 发表于 2011-12-1 22:18:03

回复 5# iamshan

一般作为光刻掩蔽层的氧化层厚度是多少

icfbicfb · 发表于 2011-12-1 22:46:20

你说field oxide啊，场养，不清楚

gate oxide一般是几个nm 到几十nm，

kevin_gao · 发表于 2011-12-6 17:46:16

EPI厚度真的要看工作电压。
一般几十伏的也就几个micro吧。

warltszhang · 发表于 2011-12-8 16:25:32

um数量级的

loopgain · 发表于 2011-12-12 16:51:48

不同工艺，外延厚度不同吧

lhfy · 发表于 2013-11-14 13:39:01

We expect the epitaxial (epi) substrates to reduce the
number of very small defects in silicon crystal,
resulting in the improvement of oxide film quality ,
leakage characteristics, refresh characteristics of
DRAM devices and the latch-up immunity in
general.

copland · 发表于 2021-12-3 16:07:01

iamshan 发表于 2011-11-12 17:05
来自于实际数据

图片看不到了，悲催了

IC_PX · 发表于 2022-2-16 18:34:35

外延层的厚度可以不同，用于高速数字电路的典型厚度是0.5到5微米，用于硅功率器件的典型厚度是50到100微米

[原创] 求教cmos工艺中外延层的厚度应该是多少

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