时钟约束问题

sweeting

分频时钟自己这样是没问题；可clk与clk_div2,clk与clk_div3,clk与clk_div4之间，好像不行哦。

例如：
clk_div2、clk_div3下降沿数据，clk上升沿来采；
clk_div2下降沿10ns, clk_div3下降沿15ns,clk上升沿20ns，分析结果就不一样了

sweeting

谢谢楼上兄弟帮忙~

在clk_buf/Y create_clock还是不好办，
source delay 要根据实际来调，分频时钟设置还是个事。

你说的最小公倍数，应该是问题所在。
我实际设置的分频从clk_div 2 — 8，导致倍数很高。
PTE-016 information   base period调到多少
PTE-053 warning :    (设置clk_div8时，就多了这条warning)
   pt limits the waveform expansion of the smallest period to be no more than 1000 times.
   and the waveform expansion of the largest period to be no more than 101 times.

目前解决方法: clk_div8基本不用，决定不约束clk_div8了。不设置clk_div8,倍数就少了，就不会有expandable问题。

再次感谢大家帮忙~~~

PYGH

老兄问题解决了吗，怎么解决的，能分享一下吗？谢谢