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查看: 2628|回复: 6

[讨论] 常量=变量

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发表于 2011-10-28 15:20:27 | 显示全部楼层 |阅读模式

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大家好,今天我在看程序的时候,发现在判断的时候笔者用的是
一个常量==一个变量 ,个人没这么做过,这样以后,好像没有什么问题。verdi 也没有提示错误。如:
reg [3:0] cnt;
reg [7:0] view;
……
.....
always @( ....)
     .......
         if(  1 == cnt )
            view <= .......
........

在这里的判断条件:1==cnt, 是可以的这么用的吗, 是不是综合以后都与 cnt == 1没有差别?
发表于 2011-10-28 20:41:02 | 显示全部楼层
你以后还是按照你写的就行了,楼主莫要太较真



发表于 2011-10-28 23:33:37 | 显示全部楼层
C语言中是这样的,verilog还没这么写过……
发表于 2011-10-28 23:37:01 | 显示全部楼层
这样写结果是一摸一样的~~这样写的好处是比较醒目,容易进行修改(以前的资料上看见过,可以确定)
发表于 2011-10-29 10:27:08 | 显示全部楼层
没这么用过,或许这样可以
但是做好不要用这种会带来别人阅读困惑的代码
发表于 2011-10-29 22:15:43 | 显示全部楼层
说个题外话,楼主这样的风格很不好
不指明宽度的话,1会被认为是32位的,和你4位的cnt比,很容易出意料之外的错误哦。
 楼主| 发表于 2011-10-31 13:33:53 | 显示全部楼层
谢谢大家,我会请注意的。
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