【已解决】关于verilog中parameter定义的常量

ningyuan198 · 发表于 2015-9-23 15:15:00

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本帖最后由 ningyuan198 于 2015-9-28 16:51 编辑

verilog中有一个顶层模块A，包含子模块A1和A2。
现在A1中需要将一个N位的数据传送到A2,为了方便，将N用parameter来声明。
在A1和A2中分别用parameter来声明这个N，那么以后改动N的值时，就需要改两次。
有没有什么办法可以只用parameter声明一次N，子模块A1和A2中就能直接用这个N呢？
单独将这些常量的声明写到一个文件中，在每个子模块文本中include一次，或是在顶层模块中声明这些常量？

本人新手，不知具体如何操作？请各位不吝赐教！

acgoal · 发表于 2015-9-23 20:53:49

回复 1# ningyuan198

在顶层声明一个parameter，例化A1和A2的时候，让他们的N分别都等于这一个参数，那么以后只需要改这一个参数就可以了。

ningyuan198 · 发表于 2015-9-24 19:11:03

回复 2# acgoal

那就相当于子模块中的N声明为一个input了？

acgoal · 发表于 2015-9-25 08:50:23

回复 3# ningyuan198

不是，子模块不用改动，只需要改动顶层，例如以下的样子。top.v

parameter AA;

A1 #(N=AA) inst_a1;

A2 #(N=AA) inst_b2;

ningyuan198 · 发表于 2015-9-25 09:48:33

回复 4# acgoal

谢谢！

ningyuan198 · 发表于 2015-10-5 12:09:27

回复 4# acgoal

版主，你好！按你的方法试了，但是用quartus II compile会报错。
如果仅仅只是将top中的parameter按照子模块中的顺序给入（如 A1 #(AA1, AA2) inst_a），则compile OK，只能这样么？

acgoal · 发表于 2015-10-7 12:59:27

回复 6# ningyuan198

记得还有个语法叫defparam，你找找看怎么用，也可以解决问题的。

ningyuan198 · 发表于 2015-10-9 12:07:15

回复 7# acgoal

多谢

TiamoSYF · 发表于 2019-11-21 10:40:17

请问，有没有遇到过在生成functional时，里面除了端口定义，又自动产生了已经定义好的parameter？？？

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