input变量模块内赋值

bob-yang

今天看到一个程序（比较大），里面有三个input  的变量，在module 中被赋值了，而且还在其它module中使用了，这样没有问题吗？
这三个变量外面没有给值！大概是这样：
module tap_a( a, b, c, d);
input a;
input b;
input c;
output d;
reg  d;
wire e;
assign e = a && c;
assign b = e;
......
endmodule
就是b这种情况，b 外面没有给值，而且module调用的时候，有其它module也接的b, 用的是什么值呢？
有了解的吗？

zjl840928

在这个模块中b作为输入，然而又在模块中赋值，而且并没有输出，这个情况没见过，如果真有这种情况的话，期待高手解释。

bob-yang

真的有这种情况，看了就很困惑……