请教FPGA 延时问题

longjilb

1:FPGA中一个门延时电路大概多少（我知道不同的FPGA不同，所以我想知道大概的数量）？我写了一个小电路，发现走线延时在总延时中占了绝大部分，有没有可能尽可能的减少走线延时，增加器件的延时，途径是什么？
2:FPGA中器件的延时可不可以自己设置，换句话说，FPGA中查找表是不是工艺固定了的？
3：FPGA后仿有没有生成器件延时的文件，可以直接打开来看电路的延时？

zhy_seu

回复 1# longjilb


    1、0.1-10ns，具体在综合报告里可以看到，

    2、估计延时只能增加不能减少吧，器件本身是固定的。

    3、这个看综合报告或者布局布线报告就行了

longjilb

回复 2# zhy_seu


    虽然器件固定了，我想应该像ASIC一样，由于工艺的原因每个单元的延时是不一样的。问题是这个延时的不同，在后仿时能看到呢还是要下载到开发板才会不同呢？

solarwafer

FPGA里面是LUT和DFF，没有门延时的概念，通过后仿真可以看到

longjilb

FPGA里面是LUT和DFF，没有门延时的概念，通过后仿真可以看到
solarwafer 发表于 2011-10-19 17:57

                               
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   门逻辑映射到LUT之后，LUT应该也会有延时的吧?

solarwafer

LUT有，datasheet上有的，你可以自己看一下，不同的fpga不一样

zhinvxing

回复 4# solarwafer


    LE是Altera FPGA内部的基本结构，但它主要又是由LUT、DFF、逻辑门等构成，这些都会产生延时，例如为人熟知的DFF的Tco即是。不知solarwafer兄为何忽略DFF和逻辑门的延迟。

kevinht

1:减少走线延时，调整布局布线，加约束重综合或者手动调整这些可以影响
2:延时应该固定了
3：可以生成后仿网表和SDF文件，看得到

longjilb

回复 6# solarwafer
不同的制造工艺引起不同FPGA的LUT单元延时不同，这个可以理解。
我的问题是：制造过程中的某些因素会不会引起同一个FPGA中的LUT单元延时的略微不同？

atomdust

FPGA中的线延时要远大于器件延时，所以一个项目的timing report中，大部分的延时都是线延时造成的
对一般项目而言（低速设计），只要设计合理，时钟树合理，timing都会过的，不会涉及到“延时”这么细的问题上。