设计最优化的时钟电路

frmingshan · 发表于 2017-5-6 15:57:46

谢谢分享

孑乀 · 发表于 2017-5-9 22:33:47

看看。

fengqingxixiao · 发表于 2017-5-12 11:54:33

学习了，谢谢

Desingman · 发表于 2017-6-3 23:06:29

thanks

hfut0288 · 发表于 2017-6-12 10:06:18

thanks for your sharing

zycfight · 发表于 2017-6-15 16:14:01

谢谢诶楼主分享

losboy · 发表于 2018-5-31 13:21:52

不是我想要的，但还是谢谢

张学胜 · 发表于 2018-10-22 10:32:26

谢谢分享

sinspro · 发表于 2018-11-18 10:50:01

1.跟ASIC里面的时钟设计一点不相关，是画PCB时，设计板级电路的时钟结构
2.即便是讲板级电路的时钟结构，也只是点到而已
3.放在SOC板块里，实在有灌水赚积分的嫌疑，有点不厚道

novel_qin · 发表于 2018-11-19 14:37:59

上当了
1.跟ASIC里面的时钟设计一点不相关，是画PCB时，设计板级电路的时钟结构
2.即便是讲板级电路的时钟结构，也只是点到而已
3.放在SOC板块里，实在有灌水赚积分的嫌疑，有点不厚道

[资料] 设计最优化的时钟电路