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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › SOC设计论坛 › SOC资料区 › 设计最优化的时钟电路
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楼主: never_lazy

[资料] 设计最优化的时钟电路

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eekevin25
发表于 2012-1-13 02:17:33 | 显示全部楼层
GOOD DATA...
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skysoft
发表于 2012-1-27 18:08:51 | 显示全部楼层
研究研究！！
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Betray003
发表于 2012-4-23 17:03:22 | 显示全部楼层
研究研究
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eekevin25
发表于 2012-5-11 11:47:32 | 显示全部楼层
clk design is key in ic design
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windwithgone
发表于 2015-1-24 14:30:39 | 显示全部楼层
回复 1# never_lazy


    optimization
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wateralways
发表于 2015-1-29 16:26:39 | 显示全部楼层
谢谢楼主分享。
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fengbo_ily
发表于 2016-3-27 14:52:13 | 显示全部楼层
谢谢分享！
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sopherdu
发表于 2016-12-25 11:47:00 | 显示全部楼层
仔细看看
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eekevin25
发表于 2016-12-29 16:35:45 | 显示全部楼层
GOOD DATA
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zgene
发表于 2017-3-30 01:07:16 | 显示全部楼层
thanks for sharing
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